Staňte se Design Verification Engineerem a vytvářejte průlomová řešení ve světě AI a velkých dat se mzdou až 5 000 EUR za měsíc.
73 - CZK 123,275
Hlavní pracovní poměr
Formal Verification
Expect
Architectural Design
+ další (14)
Universal Verification Methodology
Data Caching
SystemVerilog
Network Protocols
Field-Programmable Gate Arrays (FPGA)
Debugging
TCL
Scripting
Test Plans
Python
C++
Linux
Perl
Adaptability
Press space bar to start a drag.
When dragging you can use the arrow keys to move the item around and escape to cancel.
Some screen readers may require you to be in focus mode or to use your pass through key